Margem de Tempo de Setup

Fórmula

Descrição

A margem de tempo de setup determina se um circuito digital síncrono funcionará de forma fiável a uma dada frequência de relógio. Os dados devem chegar e estabilizar na entrada do flip-flop recetor pelo menos Tsetup antes do flanco do relógio. A margem é o tempo remanescente depois de contabilizado o atraso de propagação através da lógica combinatória e o requisito de tempo de setup. Uma margem positiva significa que o circuito cumpre a temporização; uma margem negativa indica uma violação de temporização que provoca metaestabilidade ou captura incorreta de dados.

Variáveis

• Tmargin — Folga de temporização disponível (s)
• Tclk — Período do relógio (s)
• Tpd — Atraso de propagação total através da lógica e do encaminhamento (s)
• Tsetup — Requisito de tempo de setup do flip-flop (s)

Notas Práticas

Analise sempre a temporização nas condições de pior caso: atraso de propagação máximo (processo lento, temperatura alta, tensão baixa) e tempo de setup máximo. As violações de tempo de hold devem também ser verificadas em separado. As ferramentas de FPGA realizam automaticamente a análise estática de temporização, mas a temporização ao nível da placa entre chips tem de ser verificada manualmente.