Marge de Temps d'Établissement

Formule

Description

La marge de temps d'établissement détermine si un circuit numérique synchrone fonctionnera de manière fiable à une fréquence d'horloge donnée. Les données doivent arriver et se stabiliser à l'entrée de la bascule réceptrice au moins Tsetup avant le front d'horloge. La marge est le temps restant après prise en compte du délai de propagation à travers la logique combinatoire et de l'exigence de temps d'établissement. Une marge positive signifie que le circuit respecte le timing ; une marge négative indique une violation de timing qui provoque une métastabilité ou une capture de données incorrecte.

Variables

• Tmargin — Marge temporelle disponible (s)
• Tclk — Période d'horloge (s)
• Tpd — Délai de propagation total à travers la logique et le routage (s)
• Tsetup — Temps de prépositionnement requis de la bascule (s)

Notes pratiques

Analysez toujours le timing dans les conditions les plus défavorables : délai de propagation maximal (procédé lent, température élevée, tension faible) et temps d'établissement maximal. Les violations de temps de maintien doivent aussi être vérifiées séparément. Les outils FPGA effectuent automatiquement l'analyse de timing statique, mais le timing au niveau carte entre puces doit être vérifié manuellement.