Margen de Tiempo de Establecimiento

Fórmula

Descripción

El margen del tiempo de establecimiento (setup) determina si un circuito digital síncrono funcionará de forma fiable a una frecuencia de reloj dada. Los datos deben llegar y estabilizarse en la entrada del flip-flop receptor al menos Tsetup antes del flanco de reloj. El margen es el tiempo restante después de tener en cuenta el retardo de propagación a través de la lógica combinacional y el requisito del tiempo de establecimiento. Un margen positivo significa que el circuito cumple la temporización; un margen negativo indica una violación de temporización que causa metaestabilidad o una captura incorrecta de los datos.

Variables

• Tmargin — Margen de tiempo disponible (s)
• Tclk — Período de reloj (s)
• Tpd — Retardo de propagación total a través de la lógica y el enrutamiento (s)
• Tsetup — Requisito de tiempo de establecimiento del flip-flop (s)

Notas prácticas

Analice siempre la temporización en las condiciones de peor caso: máximo retardo de propagación (proceso lento, alta temperatura, baja tensión) y máximo tiempo de establecimiento. Las violaciones del tiempo de retención (hold) también deben comprobarse por separado. Las herramientas de FPGA realizan el análisis de temporización estática automáticamente, pero la temporización a nivel de placa entre chips debe verificarse manualmente.