Marge Temporelle de Décalage d'Horloge

Formule

Description

Le décalage d'horloge (clock skew) est la différence des instants d'arrivée de l'horloge sur deux bascules distinctes, due à des longueurs de chemin de distribution d'horloge différentes. Lorsque les données doivent passer d'une bascule à une autre, le décalage d'horloge réduit effectivement le temps disponible pour la propagation des données. Un décalage positif (l'horloge arrive plus tard à destination) prélève sur le budget de temps de prépositionnement, tandis qu'un décalage négatif l'augmente. Dans la conception au niveau carte avec plusieurs circuits intégrés partageant une horloge, les différences de longueur de piste créent un décalage qui doit être pris en compte dans le budget temporel.

Variables

• Tmargin — Marge temporelle disponible (s)
• Tclk — Période d'horloge (s)
• Tskew — Décalage d'horloge entre source et destination (s)
• Tsetup — Temps de prépositionnement requis de la bascule de destination (s)

Notes pratiques

Techniques de distribution d'horloge pour minimiser le décalage : arbres d'horloge (arbre en H), tampons d'horloge (tampons à délai nul comme le CY2305) et horlogerie source-synchrone (envoi de l'horloge en parallèle des données). La mémoire DDR utilise des signaux d'échantillonnage DQS source-synchrones pour éliminer le décalage d'horloge. Pour la distribution d'horloge au niveau carte, appariez les longueurs de piste à 1-2 mm près pour les fréquences d'horloge supérieures à 100 MHz.