Margen de Temporización por Sesgo de Reloj

Fórmula

Descripción

El sesgo de reloj (clock skew) es la diferencia en los tiempos de llegada del reloj a dos biestables distintos debido a las diferentes longitudes de las rutas de distribución del reloj. Cuando los datos deben viajar de un biestable a otro, el sesgo de reloj reduce efectivamente el tiempo disponible para la propagación de los datos. Un sesgo positivo (el reloj llega más tarde al destino) resta del presupuesto de tiempo de establecimiento, mientras que un sesgo negativo lo aumenta. En el diseño a nivel de placa con múltiples circuitos integrados que comparten un reloj, las diferencias de longitud de las pistas crean un sesgo que debe tenerse en cuenta en el presupuesto de temporización.

Variables

• Tmargin — Margen de temporización disponible (s)
• Tclk — Período de reloj (s)
• Tskew — Sesgo de reloj entre la fuente y el destino (s)
• Tsetup — Requisito de tiempo de establecimiento del biestable de destino (s)

Notas prácticas

Técnicas de distribución de reloj para minimizar el sesgo: árboles de reloj (H-tree), búferes de reloj (búferes de retardo cero como el CY2305) y reloj síncrono con la fuente (enviar el reloj junto con los datos). La memoria DDR utiliza estrobos DQS síncronos con la fuente para eliminar el sesgo de reloj. Para la distribución de reloj a nivel de PCB, iguale las longitudes de las pistas con una tolerancia de 1-2mm para velocidades de reloj superiores a 100 MHz.